Fragen über Fragen
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VHDL-Strukturbeschreibungen + andere Horrorgeschichten
hiho,
ich mach grad die klausuraufgaben, und mir ist nicht wirklich klar wie ich eine Strukturbeschreibung in VHDL erstelle: ich habe eine architektur, die die Komponenten in der entity 1BitSliceAddierer auflistet. Da gibt es natürlich Variablenüberschneidungen - wie ist das geregelt? und was bedeutet es, dass der Pfeil bei der Signalzuweisung bei der Portmap immer nach rechts zeigt in den Beispielen? Und wieso weise ich x => x zu, also was verspreche ich mir davon?
Dann bei der c): Wie verwende ich die Lösung der vorherigen Teilaufgabe? Also schon klar dass ich dann praktisch den kompletten 1BitSliceAddierer verwenden kann, aber wie?
Und noch 2 Fragen nebenbei: was meint ihr, kommen CMOS-Layouts dran? Komparatoren? Division? Weil bei der Division zB. ist mir auch nicht ganz klar, woher das qi kommt…
danke!
Bei den port maps sind das keine Signalzuweisungen, sondern eben Portmaps. x => y heißt also, dass das Signal x deiner component auf das signal y deiner architecture gemapt wird.
Man kann sich das vorstellen wie als würde man einen Chip (component) in einen Sockel (in der architecture) stecken. x ist der pin und y ist die Verbindung auf dem PCB, wo Pin x reingesteckt wird.
Ich hab die Aufgabe (noch) nicht gemacht, deshalb versteh ich deine anderen Fragen jetzt auch gerade nicht ganz.
kynan