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VHDL Unterschied Bit/Std_logic
Hi, macht es einen Unterschied, ob man ein 1 Bit breites Signal als Bit oder std_logic darstellt?
Zb bei der Entitybeschreibung
a: in bit; oder
a: in std_logic?
Ja, macht es. Google listet für “VHDL Bit std_logic” echt viele Ergebnisse 
Dass es in der „echten Welt“ einen Unterschied macht, ist mir schon klar, aber ich meine speziell auf GTI bezogen, wo doch in der VL gesagt wurde, U oder X brauchen wir für unsere Aufgaben nicht, bei uns ist das einzige, was std_logic werden kann, 0 oder 1.
Es macht auch bei GTI Sinn, denn ungesetzte Signale oder konfligierende Signale bekommen dann in der Simulation einen speziellen std_logic-Wert zugewiesen, etwa U oder X. Auf solche Fehlersituationen stößt man relativ leicht, auch beim VHDL-Niveau von GTI.
Ich vermute, bei Bit würden diese Fehler in der Simulation einfach untergehen.